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dc.contributorUniversitat Jaume I. Escola de Doctorat
dc.contributor.authorCatalán Pallarés, Sandra
dc.date.accessioned2018-02-27T15:10:10Z
dc.date.accessioned2019-12-09T07:07:30Z
dc.date.available2018-02-27T15:10:10Z
dc.date.available2019-12-09T07:07:30Z
dc.date.issued2018-02-06
dc.identifier.urihttp://hdl.handle.net/10803/461918
dc.description.abstractThis dissertation targets two important problems. The first one is the design of low-level DLA kernels for architectures comprising two (or more) classes of cores. The main question we have to address here is how to attain a balanced distribution of the computational workload among the heterogeneous cores while taking into account that some of the resources, in particular cache levels, are either shared or private. The second question is partially related to the first one. Concretely, this dissertation explores an alternative to runtime-based systems in order to extract “sufficient" parallelism from complex DLA operations while making an efficient use of the cache hierarchy of the architecture. Thus, the main goal of this thesis is the study, design, development and analysis of experimental solutions that are architecture-aware for the execution of DLA operations on low power architectures, more specically asymmetric platforms.
dc.description.abstractEsta tesis doctoral aborda dos problemas importantes. El primero es el diseño de kernels DLA de bajo nivel para arquitecturas compuestas por dos (o más) tipos de cores. La principal cuestión en este caso es como obtener un distribución de carga computacional balanceada entre los cores heterogéneos mientras se tiene en cuenta que algunos recursos, en particular los niveles de cache, son bien compartidos o privados. La segunda cuestión está parcialmente relacionada con la primera. Concretamente, en la teis se explora un alternativa a los sistemas basados en runtimes para extraer paralelismo sufciente para operaciones DLA complejas mientras se hace un uso eficiente de la jerarquía de cache de la arquitectura. Por tanto, el objetivo general de esta tesis es el estudio, diseño, desarrollo y análsis de soluciones experimentales que son conscientes de la arquitectura para la ejecución de operaciones DLA en arquitecturas de bajo consumo, más concretamente sistemas asimétricos.
dc.format.extent150 p.
dc.format.mimetypeapplication/pdf
dc.language.isoeng
dc.publisherUniversitat Jaume I
dc.sourceTDX (Tesis Doctorals en Xarxa)
dc.subjectDense Linear Algebra
dc.subjectAsymmetric Multi-core Processors
dc.subjectHPC
dc.subjectBLAS
dc.subjectLAPACK
dc.subjectThread-Level Malleability
dc.subject.otherEnginyeria, Indústria i Construcció
dc.titleMultithreaded Dense Linear Algebra on Asymmetric Multi-core Processors
dc.typeinfo:eu-repo/semantics/doctoralThesis
dc.typeinfo:eu-repo/semantics/publishedVersion
dc.identifier.doihttp://dx.doi.org/10.6035/14101.2018.209077
dc.subject.udc004
dc.subject.udc512
dc.contributor.directorQuintana Orti, Enrique S.
dc.contributor.directorRodríguez Sánchez, Rafael
dc.rights.licenseL'accés als continguts d'aquesta tesi queda condicionat a l'acceptació de les condicions d'ús establertes per la següent llicència Creative Commons: http://creativecommons.org/licenses/by-sa/4.0/
dc.contributor.authoremailcatalans@uji.es
dc.contributor.authoremailshowfalse
dc.rights.accessLevelinfo:eu-repo/semantics/openAccess
dc.contributor.authorsendemailtrue
dc.embargo.termscap


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